電子回路の集積回路を余儀なくされています。なにか設計手法がありますか

電子回路設計は、高速化が進んでいます。
基本的には汎用ＩＣ（７４シリーズ）で設計ができれば、出来ると思います。
貴殿がこの使用を熟知していれば、あとは、設計環境だと思います。
あと、誤動作の防止、設計のしやすさで、同期回路は必須かと思います。
極めて、数学的に設計ができます。
色々な本が出版されていますが、どこかでつまづいてしまいます。
私は、この本に出合って、非常に設計が楽になりました。
http://blog.livedoor.jp/imazuitiyou/
で紹介されています。
購入は下記から出来ます。
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そんなに変わらないと思います。論理式で記載されるので戸惑うかもしれません。回路図でＦＰＧＡなども作れますので、開発ソフトツールを選択する事から検討から始める事が良いかと思います。回路図で記載された場合では、ＴＴＬ回路を用意されたマクロに置き換えて書く事が簡易かと思います。しかし回路図で記載しても、コンパイラーにかけた段階で回路図を細分化＆ＦＰＧＡのセルに旨く合った形式で変換されますので、回路図論理のみ継承されたＰＧＡのデータとなります。この為、速度などの条件などを補足する必要が出て来ます。例えば非同期カウンターなどの場合ではハザードにより旨く動作しないなどが出て来る訳です。なるべく非同期設計をしない事などが必要と成ってきます。また８０ＭＨｚ程度のクロックで動作する回路などでは、内部素子＆配線遅延が生まれるので、苦労するかもしれません。
これも有り、ドライブ容量を大きし、配線遅延を考慮した入力端子も用意されたＦＰＧＡも有ります。（但しＰｉｎが限られる・・・）

近年の要望では、ＧＤＣ、ＵＡＲＴ、ＦＩＦＯなどの大規模回路を入れ込むニーズが多い事よりＨＤＬ化（論理合成）が一般的と成って来ています。
逆にＴＴＬを２０個程度のダウンサイジングで有れば戸惑うかもしれません。これは、近年のＣＰＵに殆どの機能が搭載された為、ＦＰＧＡでは補間する特別なＩ／Ｏなどが求められた結果だと考えています。

実際の開発では、オシロで内部動作波形を見る事が出来ないので、シュミレートするか、実機で検査するしか有りません。入力波形をダミーで与え、内部セルの動作を確認すると言った感じになります。ツールの使い方を覚えるまでが結構大変で、うんざりして来ますが、根気と体力で頑張って下さい。

現時点で汎用ＩＣで動いているものを、ＦＰＧＡ等に置き換えると
いこうとなのでしょうか。
現時点での動作を熟知していれば、その動作をプログラミングする
のですから、その道のプロに仕様を投げれば作れるはずです。
そもそも、回路を理解できていないのなら、仕様すら出来ないはず
です。
集積するものがアナログ回路の場合は、もっと集積率の高いＩＣが
ないかを探す必要があります。
または、簡素化できないかなどじっくりとやれば、意外とすっきり
した回路になるものです。その部分に十分時間を費やすことが、
最終的に性能の出しやすい回路となりうるものです。
１００ＭＨｚ程度を越えるラインに関しては、シミュレーション
などを考慮して、インピーダンスマッチングをする必要があります。