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ロジック回路の遅延時間について教えてください
2023/10/20 14:32
- AND回路の遅延時間とは、入力信号の立ち上がりや立下りの時間差によって発生する遅延を指します。
- ハザードは、複数の入力信号が同時に変化したときに、出力信号に一時的な不安定な振動が生じる現象です。
- シミュレータ上ではハザードを解消するための調整が可能ですが、実際のデバイスでは高速な立ち上がり時間を実現するのは難しい場合があります。
ロジック回路の遅延時間について教えてください
2020/08/15 11:47
2入力のAND回路を用意して、そのA入力端子に振幅が5.0V、周波数250KHz、
立ち上がり、立下り時間がともに3nsの信号を入力し、B入力端子に振幅が
5.0V、周波数4KHz、立ち上がり、立下り時間がともに3nsの信号を入力した
のですが、AND回路の出力にハザードが発生してしまいました。
そのためAND回路のA入力端子の前段にNOT回路を2段挿入して、その立ち上がり
時間を1段あたり1.0nsにするとともにA、B入力端子に加える信号の立ち上がり
時間も0.1nsに、またAND回路の立ち上がり時間も0.1nsに変更したところ
ハザードは除去できたのですが、これはシミュレータだからできたことなので
これだけ高速の立ち上がり時間（遅れ時間）をもつデバイスは現実に存在
するのでしょうか。
ご存じの方、よろしくお願いします。
質問者が選んだベストアンサー
ハザードと言われますがどのようにハザードであったのか、読んでも分からずおそらく質問者殿も分かっておられないのでしょう。ふたつの同期しない入力をANDすればヒゲが現れることは当然です。分周した信号を入れて期待しないヒゲが出たという話なら分かりますが250kHzを分周しても4kHzになりませんね。あるいは文字に書かれていない見えない前提があるのかもしれません。
遅延時間と、立ち上がり・立下り時間は直接の関係はありません。立ち上がり、立下り時間を問題にするなら、二つの入力が同期していないのですからNOTを入力に2段入れるか10段入れるかは関係がない。
実は入力は同期していて、ANDの結果出てほしくないヒゲが出るという問題ではないですか。であればふたつの入力がどのように同期しており欲しい出力がなんであるかが問題です。
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その他の回答 （2件中 1～2件目)
おまけ。遅延時間を制御したいなら、たとえば74LS04の場合、
https://pdf1.alldatasheet.jp/datasheet-pdf/view/89853/TI/74LS04.html
5ページ下を見ると立ち上がり信号の遅延は平均12nS、最大22nSと書いてありますが最小の保証がありません。つまりメーカーが保証する遅延時間は0～22nSということになってしまいますが、まぁ10nSくらいは遅れるんだろうと期待して遅延目的に使うことはできます。ちなみに信号の立ち上がり時間は7ページの下に書いてあるように平均3nS、最大4.5nSです。
もっと積極的には抵抗とコンデンサで遅延回路を作るというものやりました。
ICとして遅延時間が保障されているのは74LS31がありますが私はこんなすごいのは使ったことがありません。
https://www.ti.com/lit/ds/symlink/sn74ls31.pdf?HQS=TI-null-null-mousermode-df-pf-null-wwe&ts=1597466135302&ref_url=https%253A%252F%252Fwww.mouser.jp%252F
お礼
2020/08/15 14:10
ありがとうございました。
もう一度考えてみます。